高精度ADC的采样率不高，测试关键是要有高精度的信号源。而高速ADC测试是一项更具挑战性的工作，其中采样时钟的Jitter和高速数字接口是两个必须面对的难题。在多通道ADC中，由于采用并行转串行的技术，会要求更高的数据传输速率。目前高速ADC一般采用高速、低摆幅的差分信号输出，如LVDS和SLVS。怎样才能准确无误地接收到这些高速，低摆幅的信号，是高速ADC测试所要解决的另一个重要问题。
架构（这不是原始时代的数据转换器）——在半导体工艺大步发展的同时，过去20年中，高速数据转换器架构领域也出现了数波创新浪潮，为以惊人的功效实现更高的带宽、更大的动态范围做出了巨大贡献。传统上，有多种架构方式用于高速模数转换器，包括全并行架构（ash）、折叠架构（folding）、交织架构（interleaved）和流水线架构（pipeline），这些架构方式至今仍然非常流行。后来，传统上用于低速应用的架构也加入高速应用阵营，包括逐次逼近寄存器（SAR）和－，这些架构专门针对高速应用进行了原创性的改动。每种架构都有自己的优势和劣势：某些应用一般根据这些折衷来确定架构。对于高速DAC来说，架构一般是开关电流模式结构，不过，这类结构有许多变体；开关电容结构的速率稳步提高，在一些嵌入式高速应用中仍然十分流行。
数字辅助方法——多年以来，在工艺和架构以外，高速数据转换器电路技术也取得了的创新成就。校准方法已有数十年的历史，在补偿集成电路元件失配以及提高电路动态范围方面发挥着至关重要的作用。校准已经超越静态误差校正的范畴，越来越多地用于补偿动态非线性度，包括建立误差和谐波失真。
